Форум: Техническая поддержка

У меня есть задача синхронно отслеживать аналоговые и цифровые сигналы. То есть сохранить информацию о том,
какое было состояние цифровых битов в момент регистрации того или иного значения аналогового сигнала на входе E20-10.

Сейчас это сделано путём подачи цифровых битов (их 2 штуки) на аналоговые входы E20-10 и последующей программной обработкой.

При этом естественным образом возникает вопрос. В E20-10 используется 14-разрядный АЦП. Информация каждого отсчёта выдаётся
двумя байтами, где два старших разряда всегда нулевые.

Возможно ли "припаять" к этим битам 2 цифровых входа, чтобы в получаемых с E20-10 двухбайтовых значений два старших бита были
не нулями, а соответствовали значению цифровых линий на момент формирования отсчёта АЦП?

Если такое возможно, то сколько примерно будет стоить такая доработка для одного экземпляра E20-10?

Здравствуйте, Алексей.
Уточните, пожалуйста:
1. Синхронный ввод скольких аналоговых и скольких цифровых сигналов необходим для Вашей реальной физической задачи?
2. Какая частота синхронного ввода необходима для Вашей реальной физической задачи?
3. "...сохранить информацию о том, какое было состояние цифровых битов в момент регистрации того или иного значения аналогового сигнала на входе E20-10". - В Вашей формулировке задачи какие максимальные  относительные задержки допустимы между моментами регистрации аналоговых и цифровых сигналов?
4. Частоту синхронизации хотите использовать: внутреннюю или внешнюю?
5. Старт сбора данных будете использовать внешний или программный?
6. Межмодульная синхронизация E20-10 нужна?
7. Какая Ваша потребность в E20-10 с такими доработками (в шт.)?
8. Речь идёт о доработке уже купленных E20-10?

Необходимо 2 аналоговых сигнала и 2 цифровых.

Чем больше, тем лучше в пределах заявленных 10 МГц. Снижение крайне нежелательно.

Чем меньше, тем лучше. В настоящий момент при регистрации цифровых сигналов по аналоговым входам "устаканивание" цифрового сигнала происходит
за несколько кадров (меньше 10). Такая задержка допустима, уменьшение её крайне желательно (в связи с чем возник вопрос о доработке), увеличение не имеет
смысла (в этом случае предпочтительнее имеющийся сейчас вариант, а не доработанный).

Внутреннюю.

Программный.

Не нужна.

1 штука сейчас. Возможно, потребуется ещё 2-3 штуки в течении 1-2 лет.

Предпочтительный вариант - приобрести у вас новое устройство E20-10 с вышеописанной доработкой.

Алексей, смысл моего вопроса как раз в том, чтобы получить реальные количественные требования по требуемым  относительным задержкам между цифровыми и аналоговыми сигналами (ответ "Чем меньше, тем лучше" не принимается). Дело в том, что  даже, если выполнить требование моментального защёлкивания состояния цифровых линий  DI в момент сэмплирования внутреннего интегрального преобразователя (АЦП), то останется задержка аналогового тракта (обусловленная наличием аналоговых фильтров в аналоговом тракте с частотой среза 1,2 МГц). Т.е аналоговый сигнал по отношению к цифровому будет запаздывать на время установления в этих фильтрах, т.е. от "устаканивания" (в Вашей терминологии) мы не уйдём.

Например, для уменьшения задержки аналогового тракта Вы можете уже сегодня применить E20-10-1 с полосой частот пропускания 5 МГц, где "устаканивание" будет быстрее (предположительно в 2-3 раза).

...Естественно, мы "держим в уме" и коммутационную задержку между каналами опроса E20-10.

Ситуация следующая. В принципе имеющаяся конфигурация с E20-10, в которой цифровые сигналы детектируются по аналоговым входам, полностью позволяет решить экспериментальную задачу.

Но при этом возникают непроизводительные потери времени, что увеличивает длительность эксперимента. (А это может быть существенным - например, эксперимент за 1 рабочий день организовать легче, чем за 3 суток подряд, поэтому сокращение времени в 3 раза может быть крайне желательным). В этом смысле жёстких технических требований нет, они как раз и формулируются в терминах "чем меньше, тем лучше": качество полученных экспериментальных данных в любом случае будет хорошим, но время эксперимента желательно сократить, насколько это возможно.

Основных причин потерь времени (от которых хочется избавиться) две:

1. Запаздывание надёжного детектирования изменения состояния цифровой линии относительно аналоговой. Так как аналоговая линия меняется медленно, а от переключения цифровой возникает "звон" на какое-то время. Соответственно, возникает ситуация, когда по физическим причинам уже можно было бы начать измерение (выдав необходимые для этого управляющие воздействия), но информация о наличии такой возможности поступает с запаздыванием, и экспериментальная установка какую-то часть времени работает вхолостую. Циклов измерений много, поэтому и времени впустую тратится много.

2. Пропуск коротких прямоугольных сигналов по цифровым линиям (когда состояние переключалось туда-обратно, но на записи, полученной с E20-10, этот момент не определяется или определяется ненадёжно). В этом случае данные всего экспериментального цикла (характерная продолжительность несколько секунд), в котором случился хотя бы один такой пропуск, корректно интерпретировать невозможно, то есть это время пропало (хотя сам эксперимент не пропал - нужная информация будет получена на следующем цикле).

Окончательная обработка экспериментальных данных производится оффлайн. В этом случае любая задержка между аналоговыми и цифровыми данными не имеет значения (если её время любое, но известное фиксированное).

Насколько я могу предположить, "защёлкивание" цифровых сигналов в момент семплирования позволит улучшить ситуацию по вышеуказанным двум параметрам: не будет непроизводительных временных затрат на "звон" при аналоговых преобразованиях цифровых линий, не будет задержки цифровых линий на аналоговом фильтре, уменьшится вероятность пропуска коротких прямоугольных импульсов из-за звона и фильтра.

Алексей, судя по Вашим ответам, необходима максимальная полоса частот пропускания, чтобы уменьшить времена переходных процессов. Тогда почему применяете E20-10, а не E20-10-1?

Насколько я понимаю, в имеющемся у нас экземпляре E20-10 установлен фильтр 5 МГц. Устройство покупались у вас в офисе несколько лет назад и вопрос про фильтр обговаривался именно так. Я просто не знал, что это называется E20-10-1.

Алексей,
1. Название изделие написано на его этикетке снизу корпуса. Кроме того, программно модификация с полосой частот 5 МГц должна однозначно идентифицироваться.
2. По поводу Вашего запроса доработки.  Технически возможно входы START и SYNC использовать как цифровые входы, состояние которых вставлять в поток данных (как именно их вставлять, и не вводить ли для этого 5-ый физический канал? - это неочевидный вопрос).  Для реализации этих возможностей потребуется вводить немалые доработки в ПО и прошивку FPGA. С точки зрения целесообразности: понятно, что трудозатраты реализации этого режима - немалые, а актуальность этого режима для развития "потребительских свойств" E20-10 неочевидна (возможно, у коллег будет иное мнение). С организационной стороны: запросите оценку этой заказной работы в нашем отделе продаж (сошлитесь на эту тему форума). В любом случае, будем ждать ответа от нашего отдела продаж.

Большое спасибо за подсказку про START и SYNC. Я про это не подумал и не знал, что такое технически возможно и тем самым не потребуется никаких электромонтажных работ, а достаточно только доработки программного обеспечения.

Про доработку хотелось бы уточнить следующее. Понятно, что для добавления новой функции во все имеющиеся варианты программного обеспечения с реализацией всех возможностей её использование потребуется много трудозатрат, времени и, как следствие, финансовых затрат.

В то же время для решения конкретной задачи всё это и не требуется. Насколько я могу предположить, достаточно будет модифицировать
только прошивку FPGA, добавив туда функцию, модифицирующую 2 неиспользуемых старших бита отсчётов АЦП в соответствии с состояниями входов START и SYNC в данный момент. Возможно ли такое технически (например, вдруг не хватит времени на опрос START и SYNC при формировании каждого семпла или вдруг эти биты на самом деле для чего-то используются или ещё возникнет какое-либо техническое ограничение)? Есть ли смысл запрашивать доработку именно в таком объёме?

Алексей. На этом этапе обсуждения ещё рано обсуждать технические детали. По-простому доработкой только прошивки FPGA эта задача не решается. В любом случае, это коррекция ПО на нескольких уровнях и тестирование. Я предполагаю, что наши менеджеры сочтут эту работу неоправданной и на этом всё кончится.

Алексей. О данной доработке мы начали думать. Конкретный вариант решения предложу здесь для согласования, когда техническое решение дозреет.

Алексей, сообщите, Вы работаете с E20-10 c использованием библиотеки lcomp или lusbapi?
Ниже - техническое решение на согласование, которое мы намереваемся заложить в штатное ПО E20-10.

Описание технического решения синхронного цифрового ввода E20-10.

Предлагается в управляющую таблицу E20-10 иметь возможность добавлять фазы ввода слова  данных синхронного  цифрового ввода D<15:0> наряду с фазами ввода данных с 4-х каналов АЦП. Фаза ввода слова D<15:0> будет длиться один период установленной частоты АЦП.
В архитектуре E20-10 старшие два бита D<15:14> могут быть задействованы (в некоторых режимах) для передачи маркера начала кадра и признака перегрузки АЦП, поэтому логично не нарушать эти режимы, а использовать для данных синхронного  цифрового ввода только младшие 14 бит D<13:0>. 
Предлагается наряду с имеющимися физическими каналами АЦП 1,2,3,4 ввести понятие цифровых каналов синхронного ввода, в форматах данных которых будут упакованы данные последовательного ввода со входов  SYNC и START:

Канал 5: Два последовательных цифровых канала со входов  SYNC и START: 
D<15:0> =M<1:0> Rg1 <6:0> Rg2 <6:0>  (режим “по умолчанию”)
Канал 6: Один последовательный цифровой канал со входа START: 
D<15:0> = M<1:0>  Rg1 <13:0>
Канал 7: Один последовательный цифровой канал со входа SYNC: 
D<15:0> = M<1:0>  Rg2 <13:0>

Поле M<1:0> будет использовано для маркера начала кадра и признака перегрузки АЦП (в контексте прежних режимов)
Данные с цифрового входа START будут синхронно вдвигаться в сдвиговый регистр Rg1 <13:0> в FPGA от младшего бита к старшему.
Данные с цифрового входа SYNC будут синхронно вдвигаться в сдвиговый регистр Rg2 <13:0>  в FPGA от младшего бита к старшему.

Если частота АЦП FADC=(30 МГц)/k, (k=3,4, 5,..., 30), то частота следования кадров будет FK=(30 МГц)/(k*n), где n-количество логических каналов в кадре (n=1, 2, 3, ..., 256) c учётом фазы передачи слова цифровых данных D<15:0>.
Соответственно, частота передачи в интерфейс 16-битных слов данных  будет FD= n*(30 МГц)/k.  Необходимо, чтобы FD ≤ 10 МГц (условие непревышения максимально допустимого трафика  20 Мбайт/c по интерфейсу) .
Если в управляющую таблицу вставлена только одна фаза синхронного цифрового ввода, то  частотой с частой следования кадров FK будут считываться значения сдвиговых регистров в полях слова  D<15:0> и это слово будет вставляться в передаваемый поток с этой же частотой. Если в управляющую таблицу вставлено r шт. фаз синхронного цифрового ввода, то частота вставки в поток слова D<15:0> будет r*FK (при этом, места вставки в кадр должны быть эквидистантны по времени цикла, например: при r=2 в кадре из четырёх логических канав A1, D, A2, D, где A1, A2 – фазы опроса каналов 1,2 АЦП, а D— фаза D<15:0>).  Примечание: целесообразность вставки разных номеров цифровых каналов в управляющую таблицу неочевидна и, предположительно, это не имеет смысла.

Одновременно с процессом чтения данных из Rg1, Rg2  со входов SYNC и START будут вдвигаться последовательные данные в эти регистры с частотой Fshift = (60 MГц)/m, где m- программируемое целое значение. Чтобы цифровые битовые отсчёты, вдвинутые в регистр, были эквидистантны по времени цикла, нужно задавать m таким, чтобы количество задействованных бит сдвигового регистра b = 2*k*n/m было целым и находилось в диапазоне от 1 до 7*r (для канала 5), или  от 1 до 14*r (для канала 6 или 7).
Примечания:
- Все синхронные процессы в E20-10 тактируются от одного и того же генератора 60 МГц.
- “По умолчанию” будет установлено  m=2*k*n, чтобы вставлялся один бит со входов  SYNC и START на один кадр (b=1), если в кадр вставлен один цифровой канал.

Примеры вариантов настроек с максимальным трафиком 20 Мбайт/c при задействовании цифровых каналов:
1)    Только цифровые каналы. Частота преобразования 10 МГц. Два цифровых последовательных канала при частоте битового ввода 60 МГц: k=3, n=1, m=1, b=6, r=1.
2)    Один аналоговый канал с частотой преобразования 5 МГц и один цифровой при частоте битового ввода 60 МГц: k=3, n=2, m=1, b=12, r=1.
3)     Один аналоговый канал с частотой преобразования 5 МГц и  два цифровых при частоте битового ввода 30 МГц: k=3, n=2,  m=2, b=6, r=1.
4)     Два аналоговых канала с частотой преобразования 3,333 МГц каждый и два цифровых при частоте битового ввода 20 МГц: k=3, n=3, m=3, b=6, r=1.
5)    Три аналоговых канала с частотой преобразования 2,5 МГц каждый и два цифровых при частоте битового ввода 15 МГц: k=3, n=4, m=4, b=6, r=1.
6)    Четыре аналоговых канала с частотой преобразования 2 МГц каждый и два цифровых при частоте битового ввода 12 МГц: k=3, n=5, m=5, b=6, r=1.

На верхнем программном уровне, чтобы восстановить непрерывную битовую последовательность с частотой Fshift, нужно из принятых форматов  D<15:0> состыковать младших b битов из соответствующих полей Rg1 или Rg2.

Работа с устройством E20-10 осуществляется в операционной системе ubuntu 18.04 server с использованием модулей яда ldevusb.ko и ldevice.ko, скомпилированных из исходных текстов, взятых с сайта lcard.ru

Описанное техническое решение полностью устраивает.

Ещё возник вопрос. Сейчас при попытке записать в управляющую таблицу номера каналов 5, 6, 7 возникает ошибка, что логично. Мне непонятно, генерируется ли эта ошибка программным обеспечением FPGA или же проверка номеров каналов происходит на уровне модулей ядра linux. То есть нужно ли будет модули ядра модифицировать.

емнип библиотеке и драйверам пофиг, что передается в таблице каналов. что значит возникает ошибка?

Извиняюсь, это скорее всего моя ошибка.

В примере с сайта таблица с номером канала 5 загрузилась без ошибок.

Ошибка (исключение c++) возникла при таком же действии в реальной программе. Но скорее всего, как теперь понятно, это произошло по какой-то другой причине.

Уточнение по просьбе техподдержки про кабель.

На источнике цифровых сигналов, которые предполагается передавать на устройство E20-10 с помощью кабеля, смонтированы точно такие же разъёмы BNC, какие используются на аналоговых входах устройства E20-10 (импортные, не СР-50). Соответственно, на кабеле должны быть ответные части для таких разъёмов. Конкретная марка разъёма не принципиальна.

Алексей, я правильно понимаю, что Ваши cуммарные требования к кабелю следующие:

Уточните, выходное сопротивление источников "цифровых" сигналов близко к 50 Ом? Тогда это согласуется с Вашими требованиями.

По поводу требований - я ещё забыл написать, что на стороне E20-10 оплётки коаксиальных кабелей нужно соединить с землёй E20-10 (контакт 17 разъёма по документации). С учётом этого дополнения это будет полный объём требований к кабелю.

Про выходное сопротивление источников "цифровых" сигналов вопрос досконально не изучался, но экспериментально известно, что сигналы с них по коаксиальному кабелю 50 Ом и не слишком длинному передаются корректно. Это проверялось как с помощью осциллографа, так и подключением к другой аппаратуре, а также к аналоговым входам E20-10 (с искусственным понижением частоты менее 10 МГц). Требования к кабелю определены исходя из этих соображений.

Значит, я точно не зря задаю свой вопрос о свойствах выхода источника сигнала, поскольку полоса частот  пропускания цифрового входа - примерно в 20-30 раз шире, чем аналогового входа E20-10-1.  Что из себя представляет источник сигнала-то?  Если не знаете характеристик, сообщите его тип.
Цепь общего провода цифрового сигнала и цепь общего провода аналогового - это одна и та же цепь в пределах Вашего блока? Если нет, то это ОЧЕНЬ плохо.

Отредактировано Гарманов Александр (21.11.2018 16:46:25)

Источники цифрового сигнала в разных экспериментах предполагаются разными. Типичная ситуация - это ФЭУ с цифровым выходом (импульсы TTL, выход представляет собой коаксиальный кабель на 50 Ом), выход счётчика импульсов (микросхема, один из разрядов), используемого в качестве делителя частоты, или и то, и другое сразу. Возможны и другие варианты, например, выход скоростного ЦАП (с целью точной временной привязки его диаграммы по прочим выходам), преобразователи напряжения импульсов (если это требуется) и т. п.

ФЭУ гальванически изолировано от всех прочих цепей, поэтому, насколько я понимаю, проблем с землёй быть не должно - в результате земля ФЭУ подключится к земле E20-10 и больше никуда, то есть фактически получится одна и та же земля для цифровых и аналоговых сигналов.

ОК.
Алексей. Будем считать, что техтребования на кабель согласованы. Через несколько дней будет готова КД на этот кабель, по которой посчитают его стоимость и определят сроки изготовления. Название этого изделия сообщу позже. Все эти сведения будут переданы в наш отдел продаж для решения организационных вопросов с Вами.

В этой системе может быть, например, проблемой заряд цепи общего провода от ФЭУ в момент присоединения этой цепи к E20-10, если не предусмотрена цепь стекания заряда. Следует учесть по  http://www.lcard.ru/download/e20_10_users_guide.pdf требования  п.6.4.3 и сведения п.6.5.3, чтобы не пропускать через E20-10 большие сквозные токи при любых возможных соединениях.
По данной теме будут полезны статьи:
http://www.lcard.ru/support/faq/pc_gnd_connect
http://www.lcard.ru/lexicon/through_curr

Мелкая коррекция технического решения синхронного цифрового ввода. Выше я писал:

Такое "умолчание" оказалось реализовать проблематично. “По умолчанию” будет m=1, что будет соответствовать Fshift = 60 MГц.

Если все параметры можно будет настроить явно, то, полагаю, какой именно вариант будет установлен по умолчанию, практически не важно.

Небольшие добавления:
- Неопределённость по входной задержке синхронного ввода относительно частоты сэмплирования АЦП будет находиться в пределах одного периода Fshift.  Теоретически можно было бы неопределённость уменьшить, привязав к чему-то фазу  Fshift, но, практически, пока идей нет, к чему её можно привязать...
- В моих рассуждениях выше считалось, что межкадровая задержка равна нулю. Но она может быть тоже учтена в формулах, естественно -это ни чему не противоречит.
- Диапазон установки m будет реализован от 1 до 65536.